RISC-V指令集的CPU设计实验箱（SZTUWSJJ2600268）采购公告 项目名称 RISC-V指令集的CPU设计实验箱 项目编号 SZTUWSJJ2600268 公示开始日期 2026-09-11 09:35:50 公示截止日期 2026-09-16 10:00:00 采购单位 深圳技术大学 付款方式 合同签订并收到发票后10个工作日内，支付合同总价50%的款项。验收合格后，采购人支付合同总价50%的款项 履约保证金 无履约保证金联系人 中标后在我参与的项目中查看 联系电话 中标后在我参与的项目中查看 签约时间要求 成交后10工作日 到货时间要求 签约后30个自然日 预算 ￥297,000 供应商资质要求不同供应商的法定代表人、主要经营负责人、项目投标授权代表人、项目负责人、主要技术人员不得为同一人、属同一单位或者在同一单位缴纳社会保险；不同投标供应商的投标文件不得由同一单位或者同一人编制；单位负责人为同一人或者存在直接控股、管理关系的不同供应商，不得参加本项目采购活动 (必选)收货地址 广东省深圳市坪山区兰田路深圳技术大学 采购清单 1采购物品 采购数量 计量单位 所属分类 RISC-V指令集的CPU设计实验箱 30 套 其他仪器仪表 预算 ￥9,900 技术参数
一、RISC-V指令集的CPU设计实验箱整体架构1.1实验箱由硬件平台和软件系统构成，硬件平台包括：FPGA实验卡、扩展实验子卡；软件系统包括教师管理系统和学生实验平台；1.2支持《数字逻辑设计》、《计算机组成原理》、《基于RISC-V的CPU设计》、《SOC设计》等课程。
二、FPGA实验卡2.1 采用国产FPGA为核心架构；2.2 单颗节点FPGA等效逻辑规模不低于230k LUT4；2.3 FF数量不低于300K；2.4 FPGA内部DSP资源不低于720个;2.5 FPGA内部各类锁相环总数不低于18个；2.6 FPGA Block RAM资源不低于400个36Kbit；2.7 采用BGA封装，管脚数量不低于676个，可用GPIO数量不低于380个；2.8 高速串行接口数据率不低于6Gbps，且不低于16对，支持PCIE Gen2 X4；2.9系统采用箱体设计，方便收纳；
三、软件系统3.1 软件系统集成教师控制平台、学生实验参与操作平台；（提供页面截图）3.2 软件系统支持远程web登录，无需安装软件或插件；3.3 教师平台支持实验任务发布及报告审阅，对学生作品进行打分功能；3.4 学生平台支持实验需求及指导手册获取，实验过程举证与报告提交；3.5 系统支持远程逻辑分析仪功能、远程示波器功能、远程控制信号发生器功能；3.6 软件平台能支持芯片原厂自带EDA工具生成的debug文件进行远程波形分析；3.7 软件集成RTL代码仿真功能，工具能自动分析波形并对代码进行错误的定位；3.8 支持箱体的数字孪生功能；3.9 提供配套软件的软件著作权；3.10 软件系统永久授权。
四、实验子卡4.1时钟模块支持万年历实验：不少于6位7段数码管；4.2交通灯模块支持交通灯实验：4组两位7段数码管、4组R\G\B单色灯；4.3矩阵键盘模块支持不低于4×5矩阵键盘控制输入；4.4模块支持不少于4位三色灯输出；4.5 实验子卡可随意拔插便于替换和扩展。
五、课程体系5.1 提供配套的实验指导书不低于20个实验；支持RISC-V的CPU设计和开发，实验数量不低于8个（提供实验内容截图）5.2 提供厂家录制的关于主控FPGA的培训视频不低于40个；5.3 提供厂家参与编写的配套专业教材，要求为985高校或者部级单位出版社出版，提供投标配套教材的出版社书号和照片； 售后服务 1.质保期： 1 年，自货物验收合格之日起生效。2.售后服务：质保期内无偿提供现场售后服务。深圳技术大学2026-09-11 09:35:50